TSIA 數位IC設計使用Verilog(24hrs)
主辦單位(Organizer):
台灣半導體產業協會
活動日期(Date):
2012-09-15 ~ 2012-10-06
活動地點(Venue):
國立交通大學(新竹市大學路1001號)
報名費用(Registration fee):
會員報名費用: 5000
非會員報名費用: 6500
幣別: 新台幣(NTD)
TSIA會員或非會員3人(含)以上團體報名,每人可享優惠價。
聯絡窗口(Contact Window):
江小姐
聯絡方式:
電話: 03-5913181
傳真: 03-5820056
Email: candy@tsia.org.tw
內容說明(Detail):

課程編號:101A02

課程介紹:
課程用Verilog硬體描述語言培養學員熟悉數位設計流程,配合RTL simulation,以LAB方式講解IC設計常見的問題,如跨clock domain和glitch free,藉以培養學員利用數位IC設計技術的能力。

課程大綱: 
1.Introduction and Basic Concepts
2.Lexical Conventions in Verilog
3.Combinational/Sequential Logic
Lab1.Glitch
Lab2.Glitch free
Lab3.Clock gating circuit
Lab4.Counter
4.Testbench
5.Finite State Machine
6.The concept of Low Power IC Desgin
7.Introduction to simulator
8.Interactive Debugging in NC_Verilog
4.Support for Verification
5.IP introduction  I2C
Lab5.Traffic light (FSM)
Lab6.Data gating
Lab7.To solve issue of cross clock domain

講師介紹:
講  師: 業界專業講師群
學經歷: 擔任業界技術經理、曾任職上市公司數位IC設計經理、混和訊號IC設計資深經理等職。
專  長: 嵌入式系統、數位IC設計、混和訊號IC設計、多媒體IC設計等。

課程時間:
2012/9/15~10/6,(週六)日間班,9:00~12:00;13:30~16:20,共計24小時

簡章及報名表
報名須知