TSIA System-Level ESD Protection Design
主辦單位(Organizer):
台灣半導體產業協會(TSIA)
活動日期(Date):
2013-05-07 ~ 2013-05-28
活動地點(Venue):
國立交通大學(新竹市大學路1001號)
報名費用(Registration fee):
會員報名費用: 5000
非會員報名費用: 6500
幣別: 新台幣(NTD)
TSIA會員或非會員3人(含)以上團體報名,每人可享優惠價。
聯絡窗口(Contact Window):
江小姐
聯絡方式:
電話: 03-5913181
傳真: 03-5820056
Email: candy@tsia.org.tw
內容說明(Detail):

課程編號:102A001

課程介紹:
隨著半導體製程技術的快速發展,再加上系統產品不斷地要求輕、薄、短、小,使得 SoC (System on a Chip,系統單晶片)的重要性與日俱增,許多應用更需透過SoC才能帶來技術上革命性的突破。但是隨著積體電路與系統單晶片在各式各樣不同領域的廣泛應用,其可靠度問題也逐漸浮現,尤其是當半導體製程技術進展到奈米尺寸(nanoscale)之後,雖然電晶體的操作速度可以提昇且功耗可以降低,但是尺寸微縮化之電晶體對電性過壓(electrical overstress, EOS)與噪訊干擾的耐受能力也大幅下降,這將造成使用該先進積體電路或系統單晶片的微電子系統(microelectronic system)出現產品品質與可靠度的問題,進而影響公司的商譽與市場占有率。而幾百伏特甚至幾千伏特的靜電放電事件經常發生在我們的周遭,實際量測的研究資料指出,人在地毯上行走,在人體上累積的靜電可達幾千伏特至幾萬伏特之高。因此,當系統單晶片經過繁雜且昂貴的設計與驗證流程後,又使用最貴最新進的光罩與半導體技術來製造,如果該系統單晶片的靜電放電防護設計不良或不足,將造成系統單晶片後段生產良率的嚴重下降,造成高單價開發出來的系統單晶片無法順利地大量生產。當積體電路產品有競爭對手時,ESD防護能力已成為價格競爭的關鍵之一,無論就保護積體電路與微電子系統的立場,或產品商場上競爭的立場,已成為積體電路與微電子系統產品的一項重要課題。歐洲共同市場(CE)已經要求系統層級(System-Level)的ESD規格(8~15KV),故若要提升台灣積體電路與微電子系統產品的世界競爭力,產品的ESD耐受能力就必需要能符合國際水準。本課程之規劃,可因應積體電路與微電子系統業界之實務需求。本課程講授系統層級(System-Level)之靜電放電防護設計,包括積體電路晶片內(on-chip)之防護設計、電路板上(on-board)之防護設計、以及電磁干擾(EMI)之防護處理。

課程大綱: 
(1) The difference between the chip-level and system-level ESD standards.
(2) Overview of on-chip ESD protection circuits.
(3) Transient-induced latchup by system-level ESD test.
(4) Transient-to-digital converter for auto-recovery operation.
(5) The key parameters of TVS (transient voltage suppression) devices.
(6) Applications of TVS arrays.
(7) On-board layout suggestions and case studies with TVS.
(8) Environment ESD and EOS Issues.
(9) System-level ESD impacts on IC and system.
(10) Power/Signal Integrity issues for system-level ESD and EMI.

講師介紹:
講  師1: 柯明道任職於交通大學教授;經歷IEEE Fellow、Editor of IEEE Trans. on Device and Materials Reliability;專長ESD Protection and IC Reliability;超過460篇論文著作。已獲證美國專利198件。
講  師2: 蔡燿城任職於晶焱科技資深經理,擔任台灣靜電學會秘書長。
講  師3: 陳東暘任職晶焱科技協理,擔任台灣靜電學會理事,超過60篇論文著作.

課程時間:
2013/5/7-28,(週二)晚間班,18:30~21:20,共計12小時

 

 

簡章及報名表
報名須知